- IBM empuja la densidad de transistores por debajo de la temida barrera del nanómetro
- Nanostack evita el diseño de chip plano en favor del apilamiento vertical de transistores
- El prototipo ofreció un rendimiento un 50 % mayor durante las fases de pruebas en el laboratorio de IBM
IBM ha presentado lo que describe como la primera tecnología de chip de menos de 1 nm del mundo, que lleva alrededor de 100 mil millones de transistores en una superficie del tamaño de una uña.
El avance gira en torno a una nueva arquitectura de nanopilas 3D que reduce la escala del transistor a 0,7 nm o 7 angstroms.
A modo de contexto, los chips comerciales más avanzados de la actualidad suelen situarse en torno a la marca de los 2 nm, lo que supone un salto significativo en densidad.
Construyendo hacia arriba para mantener viva la Ley de Moore
La industria de los semiconductores ha pasado décadas comprimiendo más transistores en piezas de silicio cada vez más pequeñas para mejorar el rendimiento informático.
Este proceso se ha vuelto cada vez más difícil a medida que las dimensiones de los transistores se acercan a la escala de unos pocos átomos en los procesadores modernos.
El enfoque de IBM evita una mayor compresión horizontal apilando capas de transistores verticalmente a través de una arquitectura de nanohojas tridimensional.
El diseño incluye casi el doble de densidad de transistores que la tecnología de chip de 2 nm de IBM, prevista para 2021.
Según la compañía, la arquitectura ofrece aproximadamente un 40% más de escalado de SRAM para soportar cargas de trabajo de IA cada vez más exigentes.
Este enfoque vertical permite a los ingenieros separar los transistores tipo n y tipo p en capas separadas, lo que permite la optimización independiente de los materiales para cada uno, según IBM.
Se compara con construir un gran bloque de pisos en lugar de una casa en una ciudad.
“El Nanostack de IBM es como proponer un rascacielos de 100 pisos”, dijo el profesor Alan Woodward, científico informático de la Universidad de Surrey.
Usando esta analogía, los competidores más cercanos de IBM, como Intel y Samsung, están a aproximadamente un edificio de 30 a 50 pisos de distancia de IBM.
En las pruebas, la compañía informó una mejora del rendimiento del 50 % y una eficiencia energética un 70 % mayor en comparación con sus chips de 2 nm existentes, así como una ganancia del 40 % en la escala de memoria en el chip.
A pesar de las mejoras de rendimiento citadas, la tecnología está a años de ser utilizada comercialmente, e IBM estima que la producción podría comenzar dentro de cinco años.
“Con nuestra nueva arquitectura de nanopilas, no sólo estamos fabricando transistores más pequeños, sino que estamos reinventando cómo se fabrican los chips para ofrecer dramáticamente más potencia y eficiencia energética”, afirmó Jay Gambetta, director de investigación de IBM y miembro de IBM.
Compensaciones detrás del aumento de densidad
El apilamiento vertical introduce principalmente complicaciones en torno a la disipación de calor, ya que los transistores generan un calor que resulta difícil de gestionar cuando se colocan en capas.
Este mismo espacio estrecho también aumenta el riesgo de alineación de las obleas, ya que las capas deben unirse con extrema precisión para evitar errores.
Los investigadores reconocieron que cuando los espacios entre las capas se vuelven demasiado delgados, los transistores pueden no cerrarse adecuadamente, reduciendo la ganancia de densidad que proporciona la nanopila.
Estas compensaciones de ingeniería son sintomáticas de un problema más profundo que enfrenta toda la industria de chips.
Durante décadas, los fabricantes confiaron en la Ley de Moore, según la cual el patrón de los transistores se duplica aproximadamente cada dos años.
Pero esa velocidad se ha vuelto más difícil de mantener a medida que los diseños se acercan a los límites físicos de los átomos individuales.
Que NanoStack realmente extienda esa trayectoria una década más, como proyecta IBM, depende de si estos desafíos de fabricación no resueltos pueden resolverse a escala.
Esto se debe en parte a que IBM ha recurrido a socios como ASML, Lam Research y Tokyo Electron, lo que indica un esfuerzo de toda la industria detrás de este impulso hacia el escalamiento a nivel de angstrom.
Sin embargo, afirmaciones audaces similares acompañaron la presentación del chip de 2 nm de IBM en 2021, pero históricamente convertir los éxitos del laboratorio en producción en masa ha llevado más tiempo que los anuncios iniciales.
A través de IBM
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