- Los investigadores crearon un híbrido NAND-DRAM inspirado en la tecnología de cámara heredada
- El óxido de indio, galio y zinc promete ventajas sobre el silicio
- Por ahora, este es un prototipo que necesita más trabajo.
El centro belga de investigación de semiconductores IMEC ha presentado lo que afirma es la primera implementación 3D de una arquitectura de memoria de dispositivo de carga acoplada (CCD), reviviendo la tecnología que ya hemos visto utilizada en cámaras y videocámaras digitales, pero para un propósito completamente diferente.
Con la arquitectura CCD 3D, los investigadores pudieron romper una de las barreras más grandes para la computación con IA en la actualidad: el muro de la memoria, donde el ancho de banda de la memoria y la eficiencia energética deficientes hacen que las GPU y los aceleradores dediquen más tiempo a procesar datos del que deberían.
El nuevo diseño combina la velocidad y reescribibilidad de DRAM con la densidad y eficiencia de NAND para crear un híbrido.
La tecnología de cámaras más antigua en realidad puede conducir a generaciones futuras de memoria
La tecnología CCD no es nada nuevo: los dispositivos de carga acoplada se han utilizado durante mucho tiempo en cámaras digitales, equipos de transmisión de video, imágenes científicas e incluso sensores astronómicos, pero desde entonces los CCD han sido reemplazados por sensores de imagen CMOS.
Tradicionalmente, los CCD funcionan moviendo físicamente cargas eléctricas entre puertas semiconductoras, y este mismo principio se aplica a la investigación de imec para permitir un movimiento de memoria altamente eficiente.
En lugar de organizar las celdas de memoria una al lado de la otra en un plano, como la DRAM convencional, el diseño se apila verticalmente en el mismo sentido que 3D NAND, y eso es importante porque las limitaciones de la DRAM incluyen fugas, altos costos de fabricación y una reducción en la rapidez con la que se producen las mejoras de densidad.
Los chips reemplazan el silicio con IGZO (óxido de indio, galio y zinc), que promete menos fugas, mayor retención de datos, procesamiento más sencillo a baja temperatura y mayor compatibilidad con apilamiento 3D denso.
Con esta arquitectura híbrida, imec ya ha demostrado una transferencia de carga exitosa a velocidades superiores a 4MHz, pero aún se trata de una tecnología en una etapa muy temprana y el prototipo utiliza solo una pequeña cantidad de capas apiladas. En teoría, debería poder escalar tan bien como NAND, y los chips comerciales ahora superan las 200 capas.
La arquitectura CCD promete un bajo desgaste y resistencia del proceso que puede incluso superar a NAND, lo que la hace ideal para aplicaciones altamente intensivas en clústeres de entrenamiento de IA y servidores de inferencia.
“A diferencia de la DRAM direccionable por bytes, nuestro dispositivo CCD 3D está diseñado para proporcionar acceso a datos a nivel de bloque, lo que se adapta mejor a las cargas de trabajo modernas de IA”, añadió Maarten Rosemeulen, director del programa de memoria de almacenamiento.
“El potencial de este dispositivo CCD para ser utilizado como memoria intermedia radica en su capacidad de integrarse en una arquitectura de cadena flash 3D NAND: la forma más rentable de lograr una densidad de bits alta y escalable que pueda superar los límites de DRAM”.
La investigación detalla los planes futuros para la prometedora arquitectura, posicionándola como un dispositivo CXL Type-3, o uno que cumpla con los estándares de la industria para combinar GPU, CPU y aceleradores. Esta es una consideración importante, ya que los hiperescaladores ahora recurren a CXL a medida que los modelos de IA se vuelven demasiado grandes para las GPU nativas únicamente.
Como prototipo y producto de investigación, todavía quedan muchos obstáculos por superar, incluido el comportamiento térmico, el escalado del recuento de capas y, por supuesto, la integración en el mundo real, pero si tiene éxito, la nueva arquitectura híbrida podría ayudar seriamente a reducir el mayor costo de la infraestructura de IA, la DRAM.
De cara al futuro, imec sugiere que el siguiente paso podría implicar una clase completamente nueva de arquitectura de memoria en lugar de seguir evolucionando los diseños existentes.
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