- Huawei propone la Ley Tau Scaling como alternativa para frenar la Ley de Moore
- La arquitectura de plegado lógico reduce el retraso de la señal mediante el diseño de circuitos semiconductores apilados verticalmente.
- Los transistores tradicionales enfrentan crecientes limitaciones físicas y económicas en la cada vez más reducida industria de los semiconductores.
Durante más de cinco décadas, la industria de los semiconductores se ha basado en una predicción simple y poderosa, la Ley de Moore, que establece que los transistores de un chip aproximadamente se duplican cada dos años, ahora se ha topado con serios muros físicos y económicos.
La industria global enfrenta un lento escalamiento geométrico y una erosión constante de las ventajas del costo por transistor.
Este desafío común ha obligado a cada actor importante a buscar un nuevo camino a seguir, y en el Simposio Internacional sobre Circuitos y Sistemas (ISCAS) del IEEE de 2026, Huawei propuso un marco alternativo llamado ley de escala de He Tingbo Tau (τ).
Un nuevo principio rector de Shanghai
Según Huawei, sus pares y colegas ya han apodado este enfoque como “Su Ley” en reconocimiento a su liderazgo.
En lugar de centrarse en reducir las dimensiones del transistor, este principio prioriza la reducción del retardo de propagación de la señal.
Huawei cree que reducir la constante de tiempo τ puede impulsar una evolución continua en los sistemas electrónicos y de semiconductores.
El avance tecnológico clave que permite esta nueva ley es una técnica llamada plegado lógico.
El diseño de chip tradicional coloca todos los componentes electrónicos en una cuadrícula 2D plana que limita la cercanía entre los circuitos y rompe los límites físicos de los diseños de circuitos convencionales al acortar drásticamente el cableado de ruta crítica en lugar del plegado lógico.
Esto reduce las cargas resistivas y capacitivas que normalmente ralentizan la propagación de la señal entre transistores.
El resultado es una compresión sistemática de la constante de tiempo τ tanto en el nivel del circuito como en el del chip simultáneamente.
Huawei ha abandonado el diseño tradicional de chips 2D en favor de una arquitectura 3D en capas.
Piense en esta transición de una casa de un piso a un edificio de varios pisos con un ascensor eficiente: Huawei ahora puede apilar múltiples circuitos planos verticalmente, dejando espacio para más transistores y manteniendo los componentes centrales cerca unos de otros.
Distancias de transmisión más cortas entre circuitos mejoran directamente la frecuencia y el rendimiento general.
Resultados prácticos y ambiciones futuras
Huawei afirma que ya ha fabricado 381 chips utilizando esta nueva ley de escala en varias industrias.
Los próximos chips Kirin, cuyo lanzamiento está previsto para el otoño de 2026, serán los primeros en adoptar la arquitectura de plegado lógico.
Para 2031, la compañía espera que sus diseños de alta gama alcancen densidades de transistores equivalentes a procesos de 14 Å, o 1,4 nm.
“Creemos que la apertura y la cooperación son las claves para el progreso continuo en la industria de los semiconductores”, afirmó He Tingbo.
“Ninguna empresa puede encontrar de forma independiente todas las respuestas al camino de la evolución de los semiconductores”.
Dadas las restricciones actuales para acceder a herramientas de fabricación avanzadas de TSMC o comprar los últimos chips de inteligencia artificial de Nvidia, Huawei tiene todos los incentivos para proyectar confianza.
Sigue siendo una cuestión abierta si la ley de escala τ realmente puede superar la ley de Moore en la próxima década.
Es probable que las empresas competidoras traten este anuncio con moderado escepticismo hasta que el hardware real llegue a laboratorios neutrales.
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